在本設計中，由于接入2路HDMI輸入，所以輸入總帶寬為一路的2倍，即7.6 Gbps，顯然，7.6 Gbps的兩倍要遠大于9.9Gbps，因此DDRSDRAM必須擴展其位寬到60bit，從而增加其數據吞吐速率。

圖4. 乒乓操作

　　系統輸入端數據處理如圖4所示，兩路HDMI輸入采用乒乓操作，共需要4塊512x30bit的RAM。每塊RAM對于DDR SDRAM為256x60bit。1次向DDR SDRAM中寫入512個像素的數據，可以提高內存的使用效率。

　　HDMIPORT持續的向RAM中寫入數據，每當寫滿一塊RAM后，發送ACK信號給DDR CTRL模塊，該模塊根據接收到的ACK信號，自動將RAM中的數據分配給DDR SDRAM中的相應區域，如果兩個端口都沒寫完，則將DDR SDRAM中的數據讀出，分配給后端的HDMI發送口。從而實現實時視頻處理的功能。

　　3.2 顯示的層次結構

　　發送卡的系統模型如圖5所示，采用FPGA作為系統的處理核心，配合SDRAM 166處理1024*768*60hz的視頻信號，并加入千兆以太網模塊，USB轉SPI總線模塊，在為大屏幕傳輸視頻信號的同時，還可以接收上位PC機的矯正系數和控制信息，并將其發送給大屏幕，同時，全雙工操作的千兆網模塊，還可在發送視頻信號的同時，接收來自大屏幕的反饋控制信息，方便用戶進行實時控制。

圖5. 發送卡系統模型

　　本系統中，發送卡處理能力限制為1024*768@60Hz，像素時鐘為65Mhz，一顆166Mhz的SDRAM完全可以勝任視頻處理的需要。如果色深為10bit模式發送卡接收的帶寬為1.5Gbps，如果色深為12bit接收帶寬變為1.7Gbps，通過2根帶寬各為1G的千兆網傳輸完全可以勝任未來發展的需要。

　　發送卡的接收端與視頻處理器的單路HDMI接收模塊基本相同，而發送端的核心控制模塊為數據產生模塊。這里的數據幀不是一般意義的圖像幀。根據IEEE 802.3標準規定的以太網數據幀結構包括前導碼，數據幀開始標識碼，目的和源MAC地址，數據長度/類型表示碼，客戶端數據，PAD碼以及幀檢查序列共8個部分。實際應用中我們可以將其改造，以適合實時的視頻傳輸特點[4]。

　　4、總結

　　本文詳細探討了一種高分辨率高色彩深度的LED顯示控制系統及其實現。該系統以較高的性能解決了高分辨率下LED大屏幕的顯示控制問題。該系統不僅可以作為1塊超大分辨率LED大屏幕應用，還可以拆分為各小塊，不僅節約帶寬，還為后續的升級做出了良好的拓展。

　　本系統的缺點是，發送卡被限制在了1024x768@60Hz，對于超過此分辨的屏幕，必須采用拼接的技術，無形之中增加了成本，從而會降低靈活性，建議改進此系統，增加發送卡的靈活性，以適應復雜多變的LED顯示屏市場。